Can anyone see why I$\text{'}$m getting these errors in Quartus Altera and fix it$?$

CODE:

module dual$\_$port$\_$SSRAM $($

output reg $[$data$\_$width$-1$:$0]$ o$\_$data$\_$out$1,$ o$\_$data$\_$out$2,$

input $[$data$\_$width$-1$:$0]$ i$\_$data$\_$in$1,$ i$\_$data$\_$in$2,$

input $[$$clog$2($depth$)-1$:$0]$ i$\_$addr$\_1,$ i$\_$addr$\_2,$

input i$\_$en$1,$ i$\_$wr$1,$ i$\_$wr$2,$ i$\_$en$2,$ i$\_$clk$1$

$)$;

parameter data$\_$width $=8$;

parameter depth $=8$;

reg $[$data$\_$width$-1$:$0]$ data$\_$RAM $[0$:depth$-1]$;

initial begin

$readmemh$("$memory$.$txt$",$ data$\_$RAM$)$;

end

always @$($posedge i$\_$clk$1)$ begin

if $($i$\_$wr$1$ && i$\_$en$1)$

data$\_$RAM$[$i$\_$addr i$\_$data$\_$in$1$;

else if $($i$\_$wr$2$ && i$\_$en$2)$

data$\_$RAM$[$i$\_$addr i$\_$data$\_$in$2$;

if $($~i$\_$wr$1$ && i$\_$en$1)$

o$\_$data$\_$out data$\_$RAM$[$i$\_$addr$\_1]$;

if $($~i$\_$wr$2$ && i$\_$en$2)$

o$\_$data$\_$out data$\_$RAM$[$i$\_$addr$\_2]$;

end

endmodule